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  1. clock gating 相關
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  1. 排列方式

  1. Clock Skew:時鐘信號偏移,或稱時脈偏移  在 IC 晶片裏,一條路徑的信號延遲 (Path delay) 時間是由邏輯閘所造成的延遲 (Gate delay) 和繞線長短所引起的延遲 (Wire ...

    分類:社會與文化 > 語言 2007年05月18日

  2. ...-Precision Multiplier with Fine-Grained Clock-Gating Support for a First-Generation CELL Processor...

  3. 1.set the alarm clock = 調鬧鐘鈴響時間 2.woke up late=晚起床 3.close the gate = 關大門 4.the sheep got out =羊兒們跑出來了…… 沒有看到前後文,可能 ...

    分類:社會與文化 > 語言 2005年09月22日

  4. 選通鐘的有限狀態機(FSMs)接近 [4],用圖1 描繪,基于在莫爾FSM裡鑑定自循環。 如果FSM帶著A進入一個國家 自循環,信號Fa被認定,鐘被關上。 在這種情勢裡,對 ...

    分類:社會與文化 > 語言 2006年01月07日

  5. ...0 state 1, Q1=1, Q2=0 state 2, Q1=0, Q2=1 (因為clock來時, Q1=1, -Q2=1) state 3, Q1=1, Q2=1 : : : 以此...

    分類:科學 > 工程學 2008年03月16日

  6. 完全閘 (universal gate): 任何 boolean 運算, 都可以用這個閘來實作 NAND, NOR 都是完全...

  7. ...這一題跟 flip-flop(正反器)一點關係都沒有. 這題並沒有給clock, 只是純粹的 combinational circuit. truth table a b c y...填 truth table 一般這種parity ...

  8. ...影響 R 值不能太低 , 最好用數 k OHM 電阻 2. 最好再接一級 Gate , 如 pin2 >> pin 3, 從 pin 4 量波形 , 比較不會被示波器干擾震盪 5...

    分類:硬體 > 附加元件 2007年11月20日

  9. Clock每過一個正反器會被除以2 也就是說4MHZ過一個正反器只剩2MHZ 那如果正反器串聯。 就可以做多...原理。 因此4個正反器串聯起來的非同步計數器最多是除16 如果要做 ...

  10. ...第14腳位)才有作用,若為 "High" 時,則 Clock 無作用,IC不會做計數動作。 (3) Carry...使本級的輸出固定,同時使此高電位經過 AND gate 將 CK 的訊 ...

    分類:科學 > 其他:科學 2013年01月15日